引言

伴随着数字技术的进步，雷达测距技术在近年也得到了快速发展。与此同时，实际应用中对于雷达测距技术的性能和精度要求也在不断提高。雷达物位计的信号处理普遍采用数字信号处理的方法，利用诸如ＤＳＰ、ＦＰＧＡ等高速信号处理芯片，可使雷达信号处理能力得到大幅提升。传统的雷达物位计采用ＤＳＰ芯片来处理和控制信号，这种方法已经在雷达技术领域得到了广泛的应用［１］。本文主要介绍一种结合了ＤＳＰ芯片和ＦＰＧＡ芯片各自优势的雷达物位计信号处理方法。主要采用的是ＤＳＰ芯片ＴＭＳ３２０Ｆ２８３３５和ＸＩＬＩＮＸ公司的Ｖｉｒｔｅｘ－４系列的ＦＰＧＡ芯片，通过灵活的配置，充分利用了两块芯片的内部资源，兼顾了灵活性和速度，大大提高了雷达物位系统的性能。

 

１处理器介绍

ＦＰＧＡ芯片使用的是ＸＩＬＩＮＸ的Ｖｉｒｔｅｘ－４芯片。该芯片的主频可达到５００ＭＨｚ，非常适合高速数据处理应用。它的基本构成是一个四通道ＬＵＴ、一个触发器、一个功能扩展器（ＭＵＸＦ）以及一个算法单元（ＭＵＬＴ＿ＡＮＤ）。在ＲＡＭ工作模式下，该芯片的ＬＵＴ可用作一个十六位的存储单元或者一个十六位的移位寄存器［２］。本设计选用的ＤＳＰ芯片是ＴＭＳ３２０Ｃ６４１６。该芯片是zui新一代的高性能ＤＳＰ芯片，其核心频率高达６００ＭＨｚ，zui高处理能力为４８００ＭＩＰＳ，软件能够与Ｃ６Ｘ系列实现完全兼容，其内核有６个ＡＬＵ（３２／４０ｂｉｔ），每个时钟周期可以执行８条指令［２］。相较于Ｃ６Ｘ系列的其他芯片，ＴＭＳ３２ＯＣ６４１６有着诸多显著区别，其数据处理能力的大幅提升，达到了４８００ＭＰＩＳ，是早期Ｃ６２０１芯片处理能力的３倍，执行１０２４点复数ＦＦＴ的速度比Ｃ６２０１快了大约６倍［１］。２ＦＰＧＡ＋ＤＳＰ信号处理系统的优势由于ＦＰＧＡ和ＤＳＰ各有优势，因此两者之间可以相互配置。通常情况下，ＤＳＰ作为系统的主控制器。ＦＰＧＡ上电后由ＤＳＰ来完成配置。在系统运行过程中，ＤＳＰ作为主控制芯片，在必要时可以对ＦＰＧＡ进行重新配置。

 

虽然从整体成本角度考虑，单芯片系统是zui优的设计方案，但是如果采用单芯片，无论是ＦＰＧＡ还是ＤＳＰ，都会使设计开发的难度大幅提升。采用ＦＰＧＡ＋ＤＳＰ的设计方案虽然材料成本高于单芯片方案，但是系统的设计开发难度和时间都优于前者。因此，降低了系统开发的技术风险，是一种在材料成本和开发成本两者之间的折中选择。

 

 

３设计方案和主要组成部分

３．１系统的方案设计

本文设计的雷达物位计的信号处理系统的组成主要包括ＡＤ采样部分、可编程ＦＰＧＡ部分和ＤＳＰ信号处理部分。该系统的设计采样频率可达１０ＭＨｚ，而且集数据采集信号与处理于一体，可实现实时触发、延迟触发和超前触发三种触发模式。本系统主要应用于较小型的雷达物位测量设备，小型雷达系统主要通过对激光回波信号的快速捕获与检测，计算出雷达物位计天线与被测物体的实时距离。详细系统框图如图１所示。

模拟量转换前端设计在本设计电路中，用于放大、衰减信号和匹配阻抗，这样输入信号即可满足ＡＤＣ的要求。ＤＳＰ的特点是它具有非常快速的信号处理速度，单ＤＳＰ的输入仅限数字信号形式，所以需要先通过９８４１高速Ａ／Ｄ转换器对模拟信号进行转换。转换器的工作模式设定为双通道数字输出模式，９８４１具有相应的功能选择［３］。从双通道输出的数据和动态比较器会首先锁存差分时钟，这样，之前采样转换后得到的数据频率变成原来的１／２。之后缓存到ＦＩＦＯ中，当缓存满时，ＦＩＦＯ会向ＤＳＰ申请中断，ＤＳＰ响应申请，通过组数据传输对数据进行读取并存储到内存中以便实时处理。ＦＰＧＡ在系统当中就是各个子功能模块的集成，诸如锁存、时序、控制部分等功能因此得以集中。对于不同系统的不同功能需求，可以对功能块进行参数修改、整体应用，这是ＦＰＧＡ功能块移植性好的优点。由于高速数模转换器的工作状态需要一定时间才能进入稳定状态，其工作状态一旦经常改变就会影响结果的精度，因此常规系统的数模转换器在高速系统中并不适用。本设计采用的是选通采样，即同步命令控制ＦＩＦＯ写入端，决定其是否可以写入，以此达到对采样数据进行取舍的目的。在应用过程中，当激光脉冲信号产生，一直处于工作状态的数模转换器和时钟电路，选通门同步打开，允许向ＦＩＦＯ写入，等待ＦＩＦＯ缓存满则禁止继续写入，直到下一个脉冲到来，在每一次脉冲到来的周期内都反复一次，这样就完成了选通采样，选通门内的信号即回波信号。这种选通采样对于提升系统稳定性、降低干扰的效果明显。

 

３．２ＦＰＧＡ模块的工作原理及结构设计

ＦＰＧＡ具有极快的运算速度，ＩＯ延时小，因其处理数据是通过硬件来实现的。但是由于ＦＰＧＡ自身构成的特点，ＦＰＧＡ在做混合运算、大量的复杂运算以及浮点运算时，与ＤＳＰ比较却相形见绌。为充分利用ＤＳＰ在软件编程上的高灵活性和ＦＰＧＡ在硬件编程上的高效形，本设计将两种方式结合，实现优势互补。ＦＰＧＡ在系统中的主要作用是打包数采数据形成帧格式，产生系统全部时序以及控制逻辑。设计中所有的时序和控制逻辑统一由ＦＰＧＡ产生，读取数据波形并发送至ＤＡＣ进行转换，然后利用锯齿波调制电压来控制ＶＣＯ的电压调制端口，使得ＶＣＯ输出频率为２４．２～２５．２ＧＨｚ的线性调频信号［２］。系统中对于采集到的数据的存储、处理和系统工作时序，均由ＦＰＧＡ来完成。在小型高速数采系统中，利用ＦＰＧＡ的强大缓存功能以及更简化的布线，可以使得整个电路系统模块清晰、简化、高效。ＦＰＧＡ模块的结构框图如图２所示。数模采样结束后，数据经锁存器锁存，ＦＩＦＯ对其进行缓存输出。

仿真工具选择ＩＳＥ自带的仿真软件，设置输入输出信号，完成仿真如图３所示。３．３ＤＳＰ模块的工作原理该系统的实时控制主要由ＤＳＰ来完成。为了使信号处理速度进一步提升，应对程序进行进一步优化。选择ＤＳＰ作为主控芯片时需要充分考虑运算速率和总线位宽的需求。ＤＳＰ的标准工作流程是，首先初始化，在收到触发信号后，数据采集模块开始工作，然后进入等待状态。此时ＦＰＧＡ开始数据采集，当ＦＩＦＯ写满后，ＤＳＰ接收到ＦＩＦＯｆｕｌｌ中断信号，停止ＦＩＦＯ写入，同时ＤＳＰ开始读取ＦＩＦＯ中的数据，并对读取数据进行计算处理。

 

４数据处理

数据处理时首先要通过数字式相消器抑制地物杂波，然后再通过快门限恒虚警处理得到门限电压，zui后对超过门限电压的采样点进行比较，选择出量值zui高的采样点并对该采样点位置的雷达物位计回波信号中包含的频率信息进行提取，从而计算出目标距离［４］。系统采集到的差拍信号经数模转换后输出数字信号，该数字信号先缓存在ＦＰＧＡ的外部扩展存储器中，当采集满１０２４点后，运行一次快速傅里叶变换运算，此运算由ＦＰＧＡ完成。得到频率后经计算得出测量距离。

 

在实际应用中可以根据需要进行设置，当被测物的距离小于某一阈值时，系统会自动发出报警信号。为了降低信号干扰，本设计还结合了数字ＦＩＲ滤波措施。

 

５结语

本系统充分利用了可编程逻辑控制器件ＦＰＧＡ和数字信号处理器ＤＳＰ的高速、可编程、计算能力强、数据处理速度快的优势，快速地完成了对雷达物位计回波信号的数据实时处理，实时提取出雷达回波信号中包含的频率信息，并计算出目标物体的距离，实现了雷达物位计系统的高效高性能。